UNIST UNIST

ADMISSIONS

발전기금 알림마당
모바일메뉴 열기
 

UNIST site map

전체 메뉴 닫기
STUDENT
 
NEWS CENTER

NEWS CENTER

연구성과와 행사 소식은 물론, 기자와 작가들이 전하는 다채로운 UNIST의 모습을 만나보세요.

대학뉴스

“AI가 회로 설계하고, 칩은 스스로 보정”… 윤희인 교수팀 잇단 수상

전기전자공학과 김성진, 삼성전자 DS부문 ‘산학협력 우수 논문상’
남현준·안효경·안창민 'ACELAB'팀, ‘ICT 챌린지 2026 IITP 원장상'
AI 설계부터 작동 중 신호 보정까지… 아날로그·RF 회로 자동화 성과

  • 커뮤니티
  • 권익만
  • 2026.09.02
  • 2573

“AI가 회로 설계하고, 칩은 스스로 보정”… 윤희인 교수팀 잇단 수상

AI가 반도체 회로를 설계하고, 칩은 작동 중 스스로 신호 오차를 바로잡는다. UNIST 전기전자공학과 윤희인 교수 연구실 학생들이 이 같은 기술로 일주일 사이 삼성전자와 정보통신기획평가원(IITP) 상을 잇달아 받았다.


김성진 석·박사통합과정생은 지난달 19일 열린 삼성전자 DS부문 산학협력 교류회에서 ‘산학협력 우수 논문상’을 받았다. 삼성전자와 산학협력을 진행하는 국내 11개 대학과 미국 스탠퍼드대 교수진 등 총 1,177명이 참가한 행사다.


수상 논문은 ‘강화학습 기반 물리적 레이아웃을 포함한 LC-VCO 자동 설계 프레임워크(A Framework of Automated LC-VCO Design with Physical Layout Based on Reinforcement Learning)’다.


김성진 석·박사통합과정생이(왼쪽)이 삼성전자 DS부문 ‘산학협력 우수 논문상’을 받은 뒤 수상자들과 기념촬영을 하고 있다.


LC 전압제어발진기(LC-VCO)는 5G·6G 통신 장비와 AI 반도체에 정확한 기준 주파수를 공급하는 핵심 회로다. 반도체가 일정한 박자에 맞춰 작동하도록 만드는 일종의 ‘전자 메트로놈’이다.


회로 변수 하나를 바꾸면 출력 주파수와 전력 소모, 잡음 특성이 함께 달라진다. 제조 공정이나 목표 주파수가 바뀔 때마다 숙련된 설계자가 수많은 변수 조합을 시뮬레이션하며 조정해야 했다. 복잡성과 비선형성이 커 AI 활용도 상대적으로 더뎠다.


김성진 학생은 이 과정을 자동화했다. 회로도를 만드는 단계에서는 강화학습으로 최적의 설계 변수 조합을 찾고, 실제 칩에 소자를 배치하고 배선을 연결하는 물리적 레이아웃 단계에서는 경사하강법 계열 알고리즘을 적용했다. 회로도와 칩 레이아웃을 따로 설계하던 기존 방식을 하나의 자동화 과정으로 연결한 것이다.


이 방법은 여러 반도체 공정과 주파수 대역에서 전력·잡음·주파수 성능을 종합한 우수한 성능지수(FoM)를 기록했다. 특정 공정에 맞춰 설계를 반복하는 작업을 줄여 칩 개발 기간과 비용을 낮출 수 있다. 장기적으로는 아날로그·RF 설계 인력 부족을 보완하고 기존 회로를 차세대 공정으로 옮기는 시간도 단축할 것으로 기대된다.


김성진 학생은 “뚜렷한 성과가 보이지 않을 때도 회로 설계 자동화가 재미있어 연구를 계속했다”며 “많은 설계자의 관심을 받게 돼 기쁘다. 앞으로도 즐겁고 건강하게 연구하며 설계 자동화 분야에 기여하겠다”고 말했다.


일주일 뒤인 8월 26일에는 남현준·안효경·안창민 석·박사통합과정생이 ‘ICT 챌린지 2026’에서 IITP 원장상을 받았다. 세 학생은 ‘ACELAB’팀명으로 참가해 ‘Injection-locking 기반 저스퍼 클록 생성기’를 선보였다.


클록은 반도체 내부의 수많은 연산이 같은 박자에 맞춰 이뤄지도록 하는 신호다. 주입 동기화(injection-locking)는 외부 기준 신호를 발진기에 넣어 주파수를 맞추는 기술로, 적은 전력으로 정밀한 클록을 만들 수 있다. 하지만 신호를 주입하는 과정에서 기준 주파수 주변에 불필요한 신호인 스퍼(spur)가 생기는 문제가 있었다.


'ACELAB'팀이 ‘ICT 챌린지 2026’에서 IITP 원장상을 받은 뒤 기념촬영을 하고 있다. 오른쪽부터 안효경·남현준·안창민 석·박사통합과정생.


ACELAB팀은 스퍼가 가장 작아지는 신호 주입 시점을 회로가 스스로 찾도록 설계했다. 반도체 제조 공정과 전압, 온도가 달라져 최적 시점이 바뀌면 보정 회로가 새로운 시점을 탐색해 다시 조정한다. 복잡한 외부 제어 장치 없이도 신호의 시간 흔들림인 지터(jitter)와 레퍼런스 스퍼를 동시에 낮춘 것이 특징이다.


이 기술은 정밀한 클록이 필요한 AI 가속기와 고속 통신 장비, 차세대 시스템온칩(SoC)에 활용할 수 있다. 연구팀은 앞으로 반도체 공정과 동작 주파수별 클록 설계자산(IP)으로 개발해 국내 시스템반도체의 성능과 설계 경쟁력을 높일 계획이다.


과학기술정보통신부가 주최하고 IITP와 대학정보통신연구센터협의회가 주관한 이번 대회에는 전국 39개 대학, 84개 연구센터에서 206개 팀, 618명이 참가했다. 예선을 통과한 32개 팀 가운데 16개 팀이 수상했고, ACELAB팀을 포함한 5개 팀이 IITP 원장상에 선정됐다. 기술 성능뿐 아니라 시장성과 사업화 가능성도 인정받았다. 수상팀은 부상으로 중국 하이테크 페어 ‘CHTF 2026’ 해외연수 기회도 얻었다.


ACELAB팀은 “연구의 기술성과 가능성을 인정받아 기쁘다”며 “앞으로도 실제 산업에 기여할 수 있는 반도체 기술을 개발하겠다”고 소감을 전했다.